Araha氏の感想？解説？ 備忘録2020.05.19 【感想】帰らざるMOS回路(12)なんちゃってNAND型ROM（もどき）
(14) ADALM2000とAnalog Discovery 2、他人の空似？
(19) ゲートレベル回路図で論理SIMでもあるまいに。GoでVCD生成。
(20) 今時ゲートレベル論理SIMでもあるまいに。リハビリのPWM。
(21) 今時ゲートレベルでもあるまいに。やっぱりTEST Benchはいる
(22) 今時ゲートレベルでもあるまいに。ということでVerilogも？
(23) 今時ゲートレベルでもあるまいに。ミニマイゼーションして論理合成
(24) 今時ゲートレベルでもあるまいに。ライブラリをVerilogしてみる
(25) 今時ゲートレベルでもあるまいに。カウンタをVerilogしてみる
(26) ROMファイルをVerilogHDLとLogisimで共用する
(27) Icarus Verilog小ネタ、ライブラリ、実行時パラメータ
(28) Icarus Verilog、ライブラリのパラメータ化
(29) Icarus Verilog、検証用テキストファイル出力
(30) Icarus VerilogでCD4007をモデリング
(31) MOSFET、古式ゆかしい？MUXとリップルキャリーでALU
(32) MOSFET、MUXとリップルキャリーでALUをVerilog化
(33) 1bit ALUを32個並べて32bit化。Verilog
(34) 2R1Wのレジスタファイル（仮）でっち上げ、Verilog
(35) TC4520BP、４ビット・バイナリ・カウンタでリハビリ？
(37) SPIのタイミングチャートをWaveDromで描く
(38) タイミングチャートにsetup/holdを書き込む
(40) ２相ノンオーバラップクロックをVerilogで設計もどき
(41) ２相ノンオーバラップクロック生成回路をFPGA実装
(43) Digilent CMOD S7導入。AMD(Xilinx)だ
(44) Digilent CMOD S7導入、Vivadoのシミュレータ
(45) Digilent CMOD S7、サンプルプロジェクトを開いてみる
(46) Digilent CMOD S7、HW＋SWプロジェクトその１
(47) Digilent CMOD S7、HW＋SWプロジェクトその２
(48) Digilent CMOD S7、HW＋SWプロジェクトその３
(49) Digilent CMOD S7、ADCのサンプルプロジェクト
(50) CMOD S7にSN74LVCH16T245を接続
(51) CMOD S7用にBCDデコーダ、シミュレーション編
(53) CMOD S7用、８ビット・シリアル・パラレル変換器
(54) Xilinx Vivado、コマンドラインインタフェース
(55) Xilinx Vivado、Example Project
(56) Xilinx Vivado、クロッキングとバイナリカウンタ
(57) Xilinx Vivado、TCLを制するものが制約を制す。
(58) Xilinx Vivado、「制約」のチュートリアル、その１
(59) Xilinx Vivado、「制約」のチュートリアル、その２
(60) Xilinx Vivado、続クロッキングとバイナリカウンタ
(62) Xilinx Vivado、RAM-Based Shift R
(63) Xilinx Vivado、Accumulator
(64) Xilinx Vivado、2024.1、RISC-V、公式登場
(65) Xilinx Vivado、RISC-V MCS、ハードはOK？
(66) Xilinx Vitis、RISC-V MCS、ビルドはOK？
(67) Xilinx Vivado 2024.1、ボードとの接続から
(68) Xilinx Vivado、結局メモリロードで失敗
(69) Xilinx Vivado、ついに成功 RISC-VからHello
(70) Xilinx Vitis、RISC-Vから吉例Lチカ
(71) Xilinx Vitis、今度はDhrystoneに手こずる
(72) Xilinx、RISC-Vコア 12MHz版、Dhrystone
(73) Xilinx Vitis、Debuggerを使ってみる
(74) Xilinx Vivado、risc-v練習プラットフォーム改良
(75) Xilinx Vivado、risc-vコアの設定のいろいろ、１
(76) Xilinx Vivado、risc-vコア、FPU追加してみる
(77) Xilinx Vivado、RISC-V、タイミング制約に悩む