前回、RISC-V(MicroBlaze-V)コアのタイミングエラー問題が解決（よく分かってないけど）したみたい。そこで今回からコアの横に「自前の回路」を並べていきたいと思います。自前の回路はRTL（とりあえずVerilogね）記述としましたが、これをRISC-Vコアのお隣に置くのはどうしたらよかですか？やってみます。
帰らざるMOS回路(80) Xilinx Vivado、RISC-Vの横にmyRTLブロック
帰らざるMOS回路(79) Xilinx Vivado、RISC-V、100MHzならOK
前々回、RISC-V(MicroBlaze-V)コア(12MHz)の中でタイミングエラーでお悩み。前回試みに「より速くてデカいFPGA」に100MHz実装。タイミングエラー消滅。やったね。でも念のため元のFPGA(Spartan-7)で100MHzクロックを試してみました。あれよ、ノーエラーじゃあーりませんかあ。
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帰らざるMOS回路(78) Xilinx Vivado、RISC-V、高級FPGAならOK?
前回、RISC-V(MicroBlaze-V)コアの中にタイミングエラーが出るので悩んでました。使用しているFPGAは「お求めやすい」けれども「小さくて速いとは言えない」Spartan-7です。多分、スピードグレードも一番お手頃なやつ。もしかして「速い」FPGAターゲットにしたらタイミングエラー消えるんでないの？
帰らざるMOS回路(77) Xilinx Vivado、RISC-V、タイミング制約に悩む
RISC-V(MicroBlaze-V)コアを扱い始めて気になっていたのが、タイミングエラーです。踏みつぶしてFPGA上に実装しても「動いているように見える」けど気持ち悪いです。今回はどこで何が起こっているのか確認してフォルス・パスなり何なり制約条件を付けようかとして悩みました。hiddenの中に埋もれてるじゃん。
帰らざるMOS回路(76) Xilinx Vivado、risc-vコア、FPU追加してみる
前回、RISC-V(MicroBlaze-V)のコアの設定画面、各チェックボックス、プルダウンメニューの一つ一つに神だか悪魔だかが宿っておるということで調べてみました。その中でも大物といえばFPUデス。小さなSpartan-7 FPGAに収まるのかどうかちょいと不安だけれども追加してみましたぞ。追加するだけなら簡単。
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帰らざるMOS回路(75) Xilinx Vivado、risc-vコアの設定のいろいろ、１
前回、Vitis IDEでデバッガを使うために、RISC-V(MicroBlaze-V)のコアを再設定しました。ハッキリ分かっているわけじゃないんだけれども、まあ「こんなもんだろ～」的な成り行きで設定してました。しかし、待てよと、それぞれのチェックボックス、プルダウンメニューの一つ一つに神だか悪魔だかが宿っておると。
帰らざるMOS回路(74) Xilinx Vivado、risc-v練習プラットフォーム改良
前回、Vitis IDEから「ソフトウエア・デバッガ」を使いました。使いやすいじゃん。しかし「プラットフォーム」のRISC-V(MicroBlaze-V)コアの設定がデバッガのことを無視した設定になっていたので、デバッガの機能を十分に引き出すことができませんでした。そこでハードを作り直しね。こういうときFPGAはお楽。
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帰らざるMOS回路(73) Xilinx Vitis、Debuggerを使ってみる
前回、FPGA上のRISC-Vコア(MicroBlaze V)上でDhrystoneベンチマークを実行。イケイケな感じ？になったので今回はVitis IDEから使用できるデバッガを使ってみます。これが簡単に起動できるだけでなく、各種機能がお楽で見やすい感じ。ただプラットフォーム作るときにデバッガに配慮しておかんと。
帰らざるMOS回路(72) Xilinx、RISC-Vコア 12MHz版、Dhrystone
前回、FPGA上のRISC-Vコア(MicroBlaze V)を使って「伝統の」Dhrystoneベンチマークを走らせようと試み、「メモリが足りん」と怒られたところで中断。今回は仕切り直しであります。ようやくDhrystone 2.1成功。12MHzクロック、キャッシュレスという質素な構成ではありますが。
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帰らざるMOS回路(71) Xilinx Vitis、今度はDhrystoneに手こずる
FPGA上のRISC-Vコア（MicroBlaze V)を使って、「Hello World」に「Lチカ」と成功、次は何かベンチマークをと思い至りました。前回の目論見では後は以下同文。しかし、そうは問屋が卸しませぬ。Xilinxのソフト開発環境VitisのExample、Dhrystoneを走らせるだけなんだが。
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帰らざるMOS回路(70) Xilinx Vitis、RISC-Vから吉例Lチカ
前回は、FPGA上のRISC-Vコアで走るソフトウエアでHello Worldできました。ようやくだったな。となれば今回はハードウエアでは吉例な「Lチカ」です。FPGAに書き込むビットストリームにはGPIOを搭載済です。Vitis IDEでHello Worldソースをチョイ直したらLチカできるハズ。 “帰らざるMOS回路(70) Xilinx Vitis、RISC-Vから吉例Lチカ” の続きを読む
帰らざるMOS回路(69) Xilinx Vivado、ついに成功 RISC-VからHello
前回、チップ上のRAMにビルドしたオブジェクトがロードできんのが問題ということを理解。IP内部にメモリを含んでいるMCSではなく、単体CPUのIP＋単体メモリIPであれば動作するだろうと。なんたって以前に動作OKになっているし。そこでRISC-V単体コアIPでやってみました。ようやくHello World成功。
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帰らざるMOS回路(68) Xilinx Vitis、結局メモリロードを失敗してる？
Vivado2024.1の導入後ボードにビットストリームの書き込みができることが未確認だったので、前回は「初心にもどって」作業実施。書き込みできているみたいです。そこでRISC-Vコアへ再突入かと思いましたが、今回は急がば回れということで「フツーの」MicroBlaze MCSコアで動作確認してみるかと。
帰らざるMOS回路(67) Xilinx Vivado 2024.1、ボードとの接続から
