デバイス作る人>>デバイス使う人>>デバイスおたく
「アナデバ社(ADI社）のWeb記事『StudentZone』を初回からすべて読む」は2022年２月号の停滞を踏み越えて2022年3月号に進むことにいたしました。前回までのA/Dコンバータには後ろ髪をひかれる（スケスケですが）のですが、またそのうちのリベンジ？今回は新テーマ「D/A」です。これまた長引きそうな。
“お手軽ツールで今更学ぶアナログ(119) D/Aコンバータの実習、最初はR2Rラダーよ。” の続きを読む
前回、１ビット分のALUをVerilog化してみたので、今回はそれを３２個ならべて３２ビット化してみます。まあね、芸のないリップルキャリーなので接続は超簡単、並べるだけ（遅いけれども。）論理演算でも算術演算（加算と減算だけれども）でもどんとこいっと。でもまだレジスタとか必要なものは何も繋がってないっす。
アナデバ社(ADI社）のWeb記事『StudentZone』を初回からすべて読む」の2022年2月号の実習はとうとう６回目です。テーマがADCと大物なのでなかなか終わりませぬ。今回は前回に続きSAR ADCと思っていたら実験に使うブツに、ちょっと問題が。そこで「追加の実習」、デュアルスロープADCに入らせていただきます。
前回はゲートレベルシミュレータ上で1bit分のALU(Arithmetic Logic Unit)を試作。全ての論理演算と加算（減算は２の補数）を行えるような「セル」です。算術演算時にはリップルキャリーなので実際に作ったら「遅い」ですが、とりあえず速度は考えないっと。今回は前回の回路をVerilogで書き直してみます。
前回はVerilogで無理やりMOSトランジスタ・アレイCD4007をモデリングしてしまいました。MOSFETレベルでも「やれそうな」雰囲気が出てきたので、今回は1bit分のALU(Arithmetic Logic Unit)を試作。分かり易さ優先、正論理のみの「ゲートレベル原理回路」の動作確認をしてみたいと思います。
注文してあったCD4007が到着。急遽こちらのシリーズをお休みしてCD4007の動作試験をやってました。CD4007は古いICですがMOSFETのソース、ドレイン、ゲートを個別に接続可能で変幻自在、まさにMOS回路を体現しています。そこでVerilogでもCD4007のモデリングを試みました。普通はやらんと思うケド。
前回はモジュールをパラメータ化して再利用しやすくしてみました。今回は、シミュレーション結果をテキストファイルに落として機械的な照合や回帰テストをしやすくしたいと思います。作成した回路を最初観察するときは波形ビューワー使っても、シミュレーションは何度も行うものなので結果確認は自動化しておかないと後が大変。 “帰らざるMOS回路(29) Icarus Verilog、検証用テキストファイル出力” の続きを読む
前回、手元のパーツ在庫で実験をやっつけるべく検討しましたが、結局挫折してしまいました。実験に必要なCD4007の代打に入れるようなデバイスが手元に無かったです。CD4007入手して仕切り直し。そういうわけで消化不良のまま、次月に突入と相成りました。アナデバ様2022年2月の記事とな。これがまたもたれる重さです。 “お手軽ツールで今更学ぶアナログ(110) アナログスイッチ消化不良のままA/Dへ進む” の続きを読む
前回、モジュールファイルの置き場所を決めたりして、作成済の部品を呼び出して使うのが便利になりました。すると即座に不満な点が出てきました。部品が「８ビット用」とかキメウチで応用が効かないことです。今回はシフトレジスタを題材にパラメタライズ、呼び出し時にビット幅を決められるようにしてみます。 “帰らざるMOS回路(28) Icarus Verilog、ライブラリのパラメータ化” の続きを読む
「アナデバ社(ADI社）のWeb記事『StudentZone』を初回からすべて読む」ついに2022年に突入しました。ようやく周回遅れ状態を解消。とはいえ今は８月、読んでいるのは１月号です。前回はデジタルなCMOSインバータをつかってアナログな反転アンプでした。今回はさらにCMOSインバータをつかってアナログスイッチの実験です。
前回はバイナリカウンタでしたが、今回はROMです。ROMは複数の用途に使うことを想定。ROMに記録すべきビットパターンは外部の「ROMファイル」に書いておいて必要に応じてファイルを切り替えて「ロード」するようにしたいです。またそのファイルはゲートレベルのLogisimとVerilogHDLで共用できるのが望ましいです。
前回はLogisimのライブラリから符号無整数の比較器「組み合わせ回路」をVerilogしてみました。今回はバイナリカウンタ「順序回路」をVerilogしてみます。端から部品を練習すれば、そのうち色々できるだろ～という勝手な思い込みです。記述のお作法もいろいろあるのだけれど、今のところ成り行き。徐々に修正する予定。
前回は、論理圧縮ツール Espresso を使うことができる LogicFriday を試してみました。今回は再びLogicsimへ戻ります。しかし後々のこと（なんだそれ）を考えるとライブラリがVerilogでも書けた方が安心。ということでVerilog化始めました。まずは組み合わせ回路、コンパレータから。 “帰らざるMOS回路(24)今時ゲートレベルでもあるまいに。ライブラリをVerilogしてみる” の続きを読む
別件で入力信号にLPFかけたくなりました。RCパッシブフィルタであれば自分でも何とかなりそう。でもそれでは進歩がない、と。そういえばアナデバ様のWebツールでフィルタをつくれるものがあった筈。今回はWebツールで「所望の」アクティブフィルタを構成した上で、ダウンロードしたSPICEモデルをシミュレーションしてみました。