
前回は、論理圧縮ツール Espresso を使うことができる LogicFriday を試してみました。今回は再びLogicsimへ戻ります。しかし後々のこと(なんだそれ)を考えるとライブラリがVerilogでも書けた方が安心。ということでVerilog化始めました。まずは組み合わせ回路、コンパレータから。 “帰らざるMOS回路(24)今時ゲートレベルでもあるまいに。ライブラリをVerilogしてみる” の続きを読む
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前回は、論理圧縮ツール Espresso を使うことができる LogicFriday を試してみました。今回は再びLogicsimへ戻ります。しかし後々のこと(なんだそれ)を考えるとライブラリがVerilogでも書けた方が安心。ということでVerilog化始めました。まずは組み合わせ回路、コンパレータから。 “帰らざるMOS回路(24)今時ゲートレベルでもあるまいに。ライブラリをVerilogしてみる” の続きを読む
前回、アナデバ様のWebツールを使ってアクティブ・フィルタ(手元の部品を指定したので精度的にレコメンドより落ちているケド)を「設計」しLTspiceでシミュレーションしてみました。今回は作成された回路をブレッドボード上に組み立てて特性を観察してみたの回です。何も分かっちゃいなくても回路は動くと。いいのかそんなことで。
前回、Verilogを使えるようにしたので、さらに歯止めが効かなくなりました。普通なら、Verilog書いて、シミュレーションしてOKなら、論理合成デス。でもま、今回商用ツール使っている分けでもなく、またゲートレベルなので合成は無理、と思っていたら、面白いツールがありました。LogicFridayとな。
別件で入力信号にLPFかけたくなりました。RCパッシブフィルタであれば自分でも何とかなりそう。でもそれでは進歩がない、と。そういえばアナデバ様のWebツールでフィルタをつくれるものがあった筈。今回はWebツールで「所望の」アクティブフィルタを構成した上で、ダウンロードしたSPICEモデルをシミュレーションしてみました。
ラズパイのI2Cバスを5V化した先に接続してあるIO Expander MCP23017、いままで全ビット出力設定でした。今回から入力ビットを「混ぜられる」ようにしたいと思います。本当は1ビット毎に方向設定可能なのですが、テスト用のコードを書くのがメンドイのでPortA/Bの8ビット単位で設定できるようにしてみました。 “やっつけな日常(22) ラズパイ、IO Expander制御、入力モード追加” の続きを読む
「アナデバ社(ADI社)のWeb記事『StudentZone』を初回からすべて読む」の今回は2021年9月号です。メインは三角波を正弦波に変換する回路です。今回「も」ペアトランジスタが活躍。後半登場の三角波を作る回路は次回に先送り。例によってLTspiceかけて回路の動作を予習してから実デバイスで実験っと。
“お手軽ツールで今更学ぶアナログ(99)ペアBJT+Opampで三角波を正弦波に変換する回路” の続きを読む
前回Node-REDから、Raspberry PiのGPIO端子を出力として操作してみました。今回は入力として使用してみます。前回同様、外部のボードとはフォトカプラで絶縁しています。入力イベント「ボタンを押した」を捉まえるために昔やった記憶のあるfilterノードに御出馬お願い。その裏で前回の出力回路を微妙に修正も。
「その2」の今回はブレッドボード上に回路を組み立てて、実機動作を「味わう」の回です。回路図等はLTspiceしている前回をご参照ください。最近いろいろあるからといって手抜きつづき、「味わう」といって味わっていないデス。参照しとりますアナデバ様の記事通りの結果に安心して飲み込んでいるだけ?